view in publisher's site

Vertical NAND Flash

Summary Several 3D NAND flash arrays are discussed in this chapter including 3D charge‐trapping (CT) devices with vertical channel array structure (P‐BiCS, VRAT, TCAT, and VNAND) and with vertical gate structure (VG‐NAND and VG BE‐SONOS). Also discussed are 3D NAND flash arrays with vertical channels and floating gate structure (ESCG, S‐SCG, DC‐SF, and SCP). An analysis of sub‐20 nm scaling trends concluded that planar NAND arrays would prevail until scaling becomes more expensive than vertical structures. The vertical channel gate‐all‐around (GAA) CT NAND flash bit‐cost scalable (BiCS) process technology was described, along with the configuration of the 3D array stack. A pipe‐shaped version (P‐BiCS) solved the issue of a high‐resistance source line. A CT vertical recess array transistor (VRAT) NAND technology was described, which used a vertical pipe substrate with double gates along with a zigzag VRAT (Z‐VRAT) that cut the substrate in half and had a single gate on each cell. The vertical stacked array technology (VSAT) used three vertical stacks with eight devices per stack in a gate‐first structure. The vertical pipe NAND terabit cell array transistor (TCAT) or vertical NAND (VNAND) used a concave damascene metal gate. Another vertical channel NAND string used a trench instead of a punched through‐hole structure to make a square‐wave shaped BL cell array transistor (SB‐CAT). A series of vertical pipe floating gate (FG) NAND cells were also developed: the extended sidewall control gate (ESCG) cell, the separated sidewall control gate (S‐SCG), the dual control gate with surrounding floating gate (DC‐SF) cell with metal control gate last (MCGL), and the sidewall control pillar NAND flash cell. All of these vertical channel floating gate NAND flash cells had a polysilicon core and cylindrical floating gate with various types of sidewall control gates. A 3D vertical gate NAND flash array with stacked lateral bit‐line layers and GAA NAND strings was discussed. Several evolutions were described of a 3D double‐gate NAND array with lateral bit‐lines, which used a junctionless thin‐film transistor (TFT) BE‐SONOS NAND technology. In one version, PN diode decoding eliminated multiple string select transistors in the array. Another version used multiple island gate decoding. A version was shown with a split page bit‐line. Variability was modeled for the vertical gate NAND flash and gate‐induced grain barrier lowering (GIGBL) and drain‐induced grain barrier lowering (DIGBL) were introduced as grain boundary effects. A layer‐by‐layer etch technology was described for achieving a more vertical gate etch. A p‐channel bit‐line version of this vertical gate NAND flash was described along with a bit‐alterable dual channel 3D vertical gate NAND flash array with both n‐channel and p‐channel characteristics. An array decoding method was described for this device.

فلاش عمودی

خلاصه آرایه‌های flash ۳ ۳ بعدی در این فصل از جمله ابزارهای به دام انداختن بار ۳ بعدی (CT)با ساختار آرایه کانال عمودی (P - bics، VRAT، TCAT، و VNAND)و با ساختار دروازه عمودی (VG - NAND و VG - SONOS)مورد بحث قرار می‌گیرند. همچنین، آرایه‌های flash ۳ ۳ با کانال‌های عمودی و ساختار دروازه شناور مورد بحث قرار می‌گیرند (ESCG، S - scg، DC - SF و SCP). تحلیل روند مقیاس بندی زیر - ۲۰ نانومتری به این نتیجه رسید که آرایه‌های NAND مسطح تا زمانی که مقیاس سازی گران‌تر از ساختارهای عمودی شود، برتری خواهد داشت. تکنولوژی فرآیند مقیاس پذیری bit - (GAA)، همراه با پیکربندی پشته آرایه ۳ بعدی توضیح داده شد. نسخه لوله - شکل (P - bics)مساله خط منبع مقاومت بالا را حل کرد. تکنولوژی transistor درگاه عمودی CT (VRAT)توضیح داده شد، که از یک بس‌تر لوله عمودی همراه با دو دریچه دو دریچه به همراه a زیگزاگ (Z - VRAT)استفاده کرد که بس‌تر را به نصف کاهش داده و یک دروازه در هر سلول داشت. تکنولوژی آرایش ردیفی عمودی (VSAT)از سه دسته عمودی با هشت دستگاه در هر پشته در یک ساختار اول استفاده کرد. The NAND vertical cell array (TCAT)و NAND vertical (VNAND)از یک گیت فلزی مقعر استفاده کردند. یک رشته NAND عمودی دیگر به جای استفاده از یک ساختار سوراخ - سوراخ، از یک سنگر استفاده کرده تا یک ترانزیستور ردیفی سلول BL شکل مربع (SB - CAT)بسازد. یک سری از سلول‌های NAND لوله عمودی (FG)نیز توسعه یافت: سلول کنترل دیوار کناری گسترش‌یافته (S - scg)، گیت کنترل دو گانه با گیت های گیت (DC - SF)، و دروازه کنترل جداره (DC - SF)، و سلول فلاش pillar NAND NAND. همه این سلول‌های flash channel gate، دارای هسته پولی سیلیکون و گیت شناوری استوانه‌ای با انواع مختلف گیت های کنترل دیوار هستند. A flash gate ۳ بعدی با layers stacked lateral و strings GAA discussed مورد بحث قرار گرفت. تحولات متعددی از آرایه NAND ۳ بعدی with با خطوط بیتی جانبی توصیف شده‌اند که از یک تکنولوژی NAND junctionless - film)استفاده کرده‌اند. در یک نسخه، رمزگشایی دیود PN چند رشته انتخاب رشته را در آرایه حذف کرد. یک نسخه دیگر از رمزگشایی از دروازه جزیره استفاده کرد. یک نسخه با یک خط مته مارپیچ نشان داده شد. Variability برای the NAND گیت vertical و کاهش مانع دانه ناشی از گیت (GIGBL)و کاهش مانع دانه ناشی از تخلیه (DIGBL)به عنوان اثرات مرزی دانه معرفی شد. یک تکنولوژی لایه به لایه برای دستیابی به یک دروازه عمودی بیشتر توضیح داده شد. یک نسخه خطی از این فلاش gate دروازه عمودی همراه با یک آرایه dual vertical دو بعدی دو بعدی با دو کانال n کانال و p - کانال توضیح داده شد. یک روش رمزگشایی از آرایه برای این دستگاه توصیف شده‌است.
ترجمه شده با

سفارش ترجمه مقاله و کتاب - شروع کنید

95/12/18 - با استفاده از افزونه دانلود فایرفاکس و کروم٬ چکیده مقالات به صورت خودکار تشخیص داده شده و دکمه دانلود فری‌پیپر در صفحه چکیده نمایش داده می شود.