view in publisher's site

A network on chip architecture and design methodology

We propose a packet switched platform for single chip systems which scales well to an arbitrary number of processor like resources. The platform, which we call Network-on-Chip (NOC), includes both the architecture and the design methodology. The NOC architecture is a m/spl times/n mesh of switches and resources are placed on the slots formed by the switches. We assume a direct layout of the 2-D mesh of switches and resources providing physical- and architectural-level design integration. Each switch is connected to one resource and four neighboring switches, and each resource is connected to one switch. A resource can be a processor core, memory, an FPGA, a custom hardware block or any other intellectual property (IP) block, which fits into the available slot and complies with the interface of the NOC. The NOC architecture essentially is the onchip communication infrastructure comprising the physical layer, the data link layer and the network layer of the OSI protocol stack. We define the concept of a region, which occupies an area of any number of resources and switches. This concept allows the NOC to accommodate large resources such as large memory banks, FPGA areas, or special purpose computation resources such as high performance multi-processors. The NOC design methodology consists of two phases. In the first phase a concrete architecture is derived from the general NOC template. The concrete architecture defines the number of switches and shape of the network, the kind and shape of regions and the number and kind of resources. The second phase maps the application onto the concrete architecture to form a concrete product.

یک شبکه بر روی معماری تراشه و روش طراحی

ما یک پلت فرم تغییر بسته برای سیستم‌های تک تراشه پیشنهاد می‌کنیم که به خوبی تعداد دلخواهی از پردازنده مانند منابع را درجه‌بندی می‌کند. پلت فرم، که ما آن را تراشه شبکه (NOC)می‌نامیم، هم معماری و هم روش طراحی را شامل می‌شود. معماری NOC سطح m / spl زمان‌ها / n گره از سوییچ‌ها و منابع روی شیارهای تشکیل‌شده توسط سوییچ‌ها قرار داده می‌شود. ما یک چیدمان مستقیم از شبکه ۲ بعدی سوییچ‌ها و منابع فراهم می‌کنیم که یکپارچه‌سازی طراحی سطح فیزیکی و معماری را فراهم می‌کند. هر سوییچ به یک منبع و چهار سوییچ همسایه متصل است و هر منبع به یک سوییچ متصل است. یک منبع می‌تواند یک هسته پردازنده، حافظه، FPGA، یک بلوک سخت‌افزاری سفارشی یا هر بلوک دارایی معنوی دیگر (IP)باشد، که متناسب با شیار موجود است و با رابط کمیته ملی NOC مطابقت دارد. معماری NOC اساسا زیرساخت ارتباطی onchip است که شامل لایه فیزیکی، لایه پیوند داده و لایه شبکه از پشته پروتکل OSI می‌باشد. ما مفهوم یک منطقه را تعریف می‌کنیم که منطقه‌ای از هر تعداد منابع و سوییچ‌ها را اشغال می‌کند. این مفهوم به کمیته ملی NOC اجازه می‌دهد تا منابع بزرگی مانند بانک‌های حافظه بزرگ، حوزه‌های FPGA، یا منابع محاسباتی هدف خاص مانند پردازنده‌های چند پردازنده با کارایی بالا را در نظر بگیرد. روش‌شناسی طراحی NOC از دو فاز تشکیل شده‌است. در فاز اول یک معماری بتونی از الگوی NOC عمومی مشتق شده‌است. معماری بتن، تعداد سوییچ‌ها و شکل شبکه، نوع و شکل مناطق و تعداد و نوع منابع را تعریف می‌کند. فاز دوم کاربرد را بر روی معماری بتن قرار می‌دهد تا یک محصول بتونی را شکل دهد.

ترجمه شده با

Download PDF سفارش ترجمه این مقاله این مقاله را خودتان با کمک ترجمه کنید
سفارش ترجمه مقاله و کتاب - شروع کنید

95/12/18 - با استفاده از افزونه دانلود فایرفاکس و کروم٬ چکیده مقالات به صورت خودکار تشخیص داده شده و دکمه دانلود فری‌پیپر در صفحه چکیده نمایش داده می شود.